雖然誰(shuí)都不愿意承認(rèn)摩爾定律已死，但是制程工藝的提升越來(lái)越難了，臺(tái)積電就在3nm上遇到了極大的麻煩。
臺(tái)積電曾經(jīng)宣稱，3nm N3工藝相比于5nm N5可將集成密度增加60-70％之多。
但是，臺(tái)積電的最新一份論文中承認(rèn)，N3工藝的SRAM單元的面積為0.0199平方微米，相比于N5工藝的0.021平方微米只縮小了區(qū)區(qū)5％！
更糟糕的是，所謂的第二代3nm工藝N3E，SRAM單元面積為0.021平方微米，也就是和N5工藝毫無(wú)差別！
這種情況下的晶體管密度，只有每平方毫米約3180萬(wàn)個(gè)。
與此同時(shí)，Intel 7工藝(原10nm ESF)的SRAM單元面積為0.0312平方微米，Intel 4工藝(原7nm)則縮小到0.024平方微米，改進(jìn)幅度為23％，已經(jīng)和臺(tái)積電3nm工藝相差無(wú)幾。
照這么看，Intel的工藝改名也是有幾分道理的。
另外，有數(shù)據(jù)表明，到了2nm及之后的工藝，晶體管密度將達(dá)到每平方毫米6000萬(wàn)個(gè)左右，但需要所謂的叉片”(forksheet)晶體管，而且還要等好幾年。
SRAM在現(xiàn)代芯片中一般用作緩存，比如銳龍9 7950X里的81MB緩存，比如NVIDIA AD102核心里的123MB緩存，它們往往需要先進(jìn)的工藝支持，否則面積和成本會(huì)非常夸張。
事實(shí)上，考驗(yàn)新工藝的第一步，普遍就是看SRAM的尺寸和密度有沒(méi)有明顯改進(jìn)。
看起來(lái)，芯片廠商們?cè)絹?lái)越多使用chiplet小芯片和各種復(fù)雜封裝技術(shù)的路子是對(duì)的，單純依靠制程工藝越來(lái)越行不通。
